このエディションは、従来のDLIの機能に加えて、トリガIPコアと複雑なPSL機能を、接続できる特長があります。同じプラットフォームでPSLアサーションとDLI用計測IPコアを接続することにより、従来の手法では得ることのできないデバッグ可能性を大きく広げます。PSLプロパティをVerilog/VHDLへトランスレーションし、IPアサーションチェッカーユニット（ACU）を生成し、ユーザデザインへ組み込みます。超高速デザイン周波数で動作し、オンチップで直接計測＆検証が可能。さらに、PSLインクリメンタル解析機能により、再合成不要のデバッグが可能になり、PSLハイレベルシステム仕様により、クリティカルなバグを早期に超高速で、検出できます。デザインプロセス間で、システム動作、検出、をデバッグし、バグをフィックスします。ASIC、SOC及びFPGAデザイナーに大幅な検証効率向上をお約束いたします。
特徴
4.6バージョンアップ内容
各エディション共通：
- システム(GCLK)、JTAG(TCK)クロックから完全に独立
- ステップバイステップモード：GCLKが停止した場合でも計測結果が解析可能
- JTAG内の能動部品デクラレーション
- ザイリンクス社ネイティブTAPでのデバッグサポート
- プロジェクト生成新ウィザード
- プロジェクトインポート機能追加：QuartusII,DC_FPGA,Synplify Pro,Libero,ISE
- 信号検出機能
- HDL FFブレークポイント及びウォッチポイント表示＆位置出しのエンハンスメント(PowerEdgeのみ）
AC機能及び主な利点
- PSL標準、オンチップリアルタイム・リアル速度検証
- アサーションベースフォーマル検証CADツールの再使用Solidify(Averant),SafelogicMonitor(Cadence),ModelSimSE (Mentor)
- AC IPを使用し、BulletProve(Fortless)などのサードパーティツールを使用してテストパターンを自動生成
- タイミング主体の検証（例：プロトコルステートマシン）
- VHDL/Verilog生成、自動IP接続及び挿入
- 合成ループのない詳細観測
- コーナーケースもしくは、検出されないバグのテストカバレッジの確認
- 検証プロセスでの機能カバレッジの計測及びスタティックス
- デザインサイクルでの早期のバグ発見
- レースハザード環境でのバグ
- DLI環境への完全統合：ACはIPもしくは外部テストベンチへインタフェース可能
デザイン速度で動作
合成前にシステム仕様に沿って記述されたシステムアサーションコンディションを組み込み、リアルタイムでチェックします。
システムデザインが動作している間に、アサーションチェッカはリアルタイムでプロパティを検証します。プロパティの故障はACをトリガし、一致した全てのプロパティ検証の詳細のあるデバッグインタフェースを開けます。
このIPはPSL標準に基づいており、フォーマル検証テスト及びシステムプロパティをお持ちの場合は、本製品でもご使用できます。従来のフォーマル検証と異なり、この「オンチップPSL」アプローチにより、多くの時間を必要とするプロセスを省くことができ、システムレベルでの動作のずれを補正することが可能になります。このように、デザインが動作している間、オンチップPSL検証プロセスはプロパティに問題が無いかどうかリアルタイムで調べます。
独立したデザインフロー
VHDLもしくはVerilog合成ツールを使用したいかなるデザインフローにも適用できるよう設計されています。ハードウェア設計の間、DLIのコアライブラリにより、アサーションチェックIPを他のIPと同様に選択し、挿入します。
このACコアはPSLファイルから容易に生成されます。HDLコードへの接続及び挿入は、DLIが自動でおこないます。通常のフローで合成、配置配線後、ビットストリームはFPGAもしくはSOCへダウンロードされます。チップデバッグフェーズの間、オンチップACは、プロパティステータスを絶えず監視します。故障は即座にDLI環境へ情報を送り、デバッグウィンドウでトリガできます。
スタンドアロンIPより多くの機能
アサーションチェックIPはパワフルなツールですが、DLIプラットフォームエディション環境でさらに機能アップされます。
プラットフォーム：WindowsXP、2000/NT
■Leading Edge及びPowerEdgeからバージョンアップも可能。
■高機能インタフェースケーブルを使用したライセンス無償評価も可能。
■Platform Editionカタログ→こちら
