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グラフィカルHDLエントリーツール・HDL統合管理環境(2007/2/27) ベンダーサイトはこちら：HDLW社のWEB
EASEライセンス体系
ノードロック
■永久ライセンス(Windows2KもしくはXP、Unix<Solaris>、Linux）
注）年間保守費用は初年度から必要
■年間タイムベースライセンス(Windows2KもしくはXP、Unix<Solaris>、Linux）
注）年間保守費用込み
チームエディション・ノードロック
■ノードロックライセンスですが、加えて、次の機能は使用可能です。
・バージョンマネージメントサポート（RCS、ClearCase、Synclonicityなど）
・マルチユーザサポート
・リンクされたデザインサポート（１つのEASEデザインから、他のEASEデザイン下層へリンク）
■永久ライセンス(Windows2KもしくはXP、Unix<Solaris>、Linux）
注）年間保守費用は初年度から必要
■年間タイムベースライセンス(Windows2KもしくはXP、Unix<Solaris>、Linux）
注）年間保守費用込み
チームエディション・フローティング
■永久ライセンス(Windows2KもしくはXP、Unix<Solaris>、Linux）
注）年間保守費用は初年度から必要
■年間タイムベースライセンス(Windows2KもしくはXP、Unix<Solaris>、Linux）
注）年間保守費用込み
EASE-EDU アカデミック・プログラム
■年間タイムベースライセンスのみ、半径1マイル以内限定、フローティング・チームエディションのみ、本数無制限
●トレーニング不要
●ボリュームディスカウントプログラム
製品詳細
グラフィカルもしくはテキストベースHDLエントリーの選択によるベストな環境を提供します。VerilogやVHDLを習得する必要はありません。新デザインを生成するときには、グラフィックス及びテキストを使用して入力します。自動的に最適化されたVerilogもしくはVHDLコードを生成します。デザイン及びコンフィグレーション環境を扱う業界標準のバージョンコントロール環境により、1つのEASEプロジェクト上で同時に複数のユーザが作業できます。EASEは、全世界で数千本のライセンス納入実績があり、高信頼性、高汎用性、トレーニング不要の直感的なGUI操作性、しかも低価格。個人ベースもしくはチーム内、プロジェクト毎に容易に使用可能です。
特長１ ブロックダイアグラムエディタ
ブロックダイアグラムエディタにより、対象システムを容易に機能ブロックに分解できます。自動プロパティ伝播により、継続性を確認できます。汎用性があるモジュラーデザインは、総称やパラメータ使用により、開発されます。マニュアル手法に加え、自動でインクリメンタルなネット及びバスの配置配線により、対象デザインを高速で、正確、しかもカスタマイズされた表現にすることが可能です。
特長２ グラフィカルプロセス
ブロックダイアグラム及びシンプルなHDLコード間での抽出レベル機能により、EASEは、VHDLプロセスもしくはVerilog alwaysステートメントをグラフィカルに表現することが可能です。それらは、VHDLコンポーネントもしくはVerilogモジュールインスタンスのあるブロックダイアグラム内のブロックとして置かれ、さらにシンプルなデザイン階層にします。このアプローチにより、さらにコンパクトなHDL記述になり、プログラム内でデータフローを視覚化します。
特長３ ステートダイアグラムエディタ
ステートダイアグラムエディタは、大規模で、細かい、混在のステートマシンをサポートします。アクション及びトランジションコンディションを定義するのに、VHDL表現もしくはVerilogステートメントを使用可能です。トランジィションは、同期もしくは非同期で、出力はクロックされるか、コンビネトリアルが可能です。ステートダイアグラムエディタは、バイナリ、グレイ、ワンホット及びツーホットなど様々なステートアサインメント手法をサポートします。ユーザ定義アサインメントもサポートします。生成されたHDLは、最新の合成ツールで時間及びエリアの面で最良に合成できるよう最適化されます。
EASE 6.0 内容
・HTML生成
スケーラブルで、リンクされたグラフィックス、プロジェクトコンテンツ及び生成されたHDLファイルのある全体のプロジェクト用にHTMLを生成
・HDLウェアダイアログ
アダー、カウンタ、コンパレータ及びシフタの様な標準ブロックのパラメータ化
・ベンダ／ツール／バージョンダイアログ
現在の環境にあるツール、シミュレータバージョン、合成ツール及びFPGAツールの内容の指定、及び対象プロジェクト用アクティブバージョンの指定などのグローバルアプローチ
・IP統合
LPMの様なベンダーに依存したモデル用に至急VerilogもしくはVHDL用にコンポーネントシンボルを生成
・コア生成ダイアログ
FPGA依存のコアジェネレータに使用し、生成されたVHDLもしくはVerilogコアをインポート
・HDLインポートの改良
オブジェクトのインポート方法を特定、オブジェクトの再インポート及びインタフェースを調整
・ブラウザからドラッグアンドドロップ
ダイヤグラムウィンドウ内でコンポーネントを生成。他のライブラリにエンティティ、モジュールもしくはパッケージを移動
・宣言のポート
- 階層をまたいで削除
- 階層をまたいで追加
- 他のブロックへ変換されたモードを複写(SHIFTキーによる)
- コンポーネントポートマップ内で、タイプ変換機能をサポート
ダイアグラムエディタ
- ボタン機能用ショートカット（アクセラレータ）
- ネット分割編集用リッパダイアログ
- 接続されている全てのものを見つけ、Undo/Redo動作用ネットハイライト
- HDL同等のものがないネット用のグラフィカル表現の変更
- ラベルプロパティ及びデフォルト位置の再保存へのアクセスする為、オブジェクトポップメニュー内のラベルサブメニューを追加
- ポート／ネット／汎用タイプの表示
- グリッドへ合わせる必要がある場合のオブジェクト表示
その他、数多くの改良により、益々使いやすくなりました。
Scriptum（無償テキストエディタ）改良点
- エディットウィンドウをフォーカスする度に、ファイルのRead/Writeステータスを確認し、ステータスフラッグをアップデート
- ブックマークシステムを改良、ポップメニューからもアクセス可能、その他
